Москва, Санкт-ПетербургHybrid / OfficeMiddle / Seniorfrom 3 years
August 7, 2026 at 15:25
Инженер по UVM верификации
Верификация и/или разработка RTL для FPGA или ASICЗнание архитектуры современного процессораОпыт работы с RTL-симуляторомSystemVerilogОбъектно-ориентированное программирование в SystemVerilog+14 skills